IMEC認為晶片製程還能再戰20年 2046年直奔0.2nm以下

🔑 增強重點摘要

• •IMEC強調透過導入高數值孔徑（High-NA）EUV微影技術，以及後續的超高數值孔徑（Hyper-NA）EUV技術，是維持製程微縮節奏的關鍵硬體支撐。
• •為了克服物理極限，IMEC路線圖高度依賴新材料與架構創新，包括從FinFET轉向GAA（Gate-All-Around）架構，並進一步演進至CFET（Complementary FET）堆疊技術。
• •IMEC指出，未來的微縮不僅僅是線寬的縮小，更涉及背面供電網路（Backside Power Delivery Network, BSPDN）技術的全面普及，以解決互連層的電阻與訊號傳輸瓶頸。

🛠️ 技術深入

• •CFET（互補式場效電晶體）架構：將n型與p型電晶體垂直堆疊，理論上可將標準單元面積縮小50%，是突破2nm以下製程的關鍵。
• •BSPDN（背面供電網路）：將電源軌移至晶圓背面，分離訊號與電源路徑，顯著降低IR壓降並提升晶片效能。
• •Hyper-NA EUV：接續High-NA EUV的下一代微影技術，預計數值孔徑將進一步提升，以實現更精細的圖案解析度。
• •原子層沉積（ALD）與原子層蝕刻（ALE）：在埃米（Angstrom）級製程中，對材料厚度與圖案精度的控制需達到原子級別。

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⏳ 時間線