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Imec、TSMC 與 ASML 實現 50nm 二維材料電晶體整合
💡一項重大的硬體突破，將推動下一代高密度、高能效 AI 晶片的發展。
⚡ 30-Second TL;DR
有什麼變化
首次在標準 300mm 晶圓製程上成功整合二維 CMOS
為什麼重要
此里程碑加速了後矽時代邏輯晶片的發展藍圖，有望為未來的 AI 硬體提供更小、更高效的電晶體。
下一步行動
追蹤 IRDS 二維半導體發展藍圖，以預判這些材料何時會影響高效能 AI 晶片設計。
誰應關注：Researchers & Academics
關鍵要點
- •首次在標準 300mm 晶圓製程上成功整合二維 CMOS
- •利用單次曝光 EUV 微影技術實現 50nm 接觸柵極間距 (CPP)
- •使用 MoS2 作為 n 型通道，WSe2/WS2 作為 p 型通道以提升柵極控制力
🧠 深度解析
AI-generated analysis for this event.
🔑 增強重點摘要
- •該研究展示了二維材料在後摩爾定律時代作為矽基鰭式場效電晶體（FinFET）或奈米片（Nanosheet）架構潛在替代方案的可行性。
- •Imec 團隊採用了金屬有機化學氣相沉積（MOCVD）技術，在 300mm 晶圓上實現了二維材料層的高均勻度沉積，這是量產化的關鍵門檻。
- •研究中解決了二維材料與金屬接觸電阻過高的長期難題，透過特殊界面工程技術顯著提升了載流子注入效率。
- •此項整合製程兼容現有的 CMOS 前段製程（FEOL），無需對現有晶圓廠設備進行大規模改造即可導入。
- •實驗數據顯示，該 50nm 接觸柵極間距（CPP）架構在低電壓操作下展現了優異的開關比（Ion/Ioff），證明了其在低功耗邏輯電路中的應用潛力。
🛠️ 技術深入
- 通道材料：採用單層二硫化鉬（MoS2）作為 n 型通道，以及二硒化鎢（WSe2）或二硫化鎢（WS2）作為 p 型通道。
- 微影技術：利用 ASML 的極紫外光（EUV）微影設備進行單次曝光，精確定義 50nm 的接觸柵極間距（CPP）。
- 沉積製程：使用 MOCVD 進行大面積、高均勻度的二維材料薄膜生長，確保 300mm 晶圓上的電性一致性。
- 界面工程：引入特定的緩衝層或金屬接觸優化技術，以降低二維材料與金屬電極之間的肖特基勢壘（Schottky barrier）。
- 結構設計：採用類似於環繞式柵極（GAA）的結構設計，以最大化柵極對通道的靜電控制能力。
🔮 前景展望AI analysis grounded in cited sources
二維材料將在 2028 年前進入 2nm 以下製程節點的試產階段。
隨著 300mm 晶圓整合技術的成熟，二維材料已具備進入先進邏輯晶片製造流程的基礎條件。
此技術將顯著降低先進製程的功耗與面積（PPA）。
二維材料極薄的物理特性可有效抑制短通道效應，允許在更小的尺寸下維持優異的電晶體開關特性。
⏳ 時間線
2022-12
Imec 展示了基於二維材料的電晶體初步原型，驗證了其在邏輯應用中的潛力。
2024-06
Imec 與合作夥伴發表關於二維材料與標準 CMOS 製程兼容性的研究進展。
2026-05
Imec、TSMC 與 ASML 聯合宣布在 300mm 晶圓上成功實現 50nm CPP 的二維 CMOS 整合。
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