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VeriTrace 達成 Verilog 基準測試滿分準確率
💡了解不受限的時間探索如何補上 AI 生成 Verilog 除錯的最後準確率差距。
⚡ 30-Second TL;DR
有什麼變化
提出 Agentic Temporal Exploration，支援以假設為導向的波形除錯。
為什麼重要
VeriTrace 顯示，代理式除錯的品質不只取決於模型能力，也取決於代理可執行動作的完整程度。這種方法可能透過迭代式根因分析取代固定的波形檢視，提升 AI 輔助硬體設計的效果。
下一步行動
在 VerilogEval-V2 上重現 VeriTrace 的評估，並建立一個允許不受限訊號與時間範圍選擇的 Inspector 工作流程原型。
誰應關注：Researchers & Academics
關鍵要點
- •提出 Agentic Temporal Exploration，支援以假設為導向的波形除錯。
- •Inspector agent 可獨立選擇訊號、設定時間範圍並控制迭代深度。
- •在 VerilogEval-V2 基準測試中，達成首個公開報告的 100% Pass@1 成績。
- •在使用相同 Claude Sonnet 4.0 基礎模型的情況下，超越最強重現基準 5.1%。
🧠 深度解析
AI-generated analysis for this event.
🔑 增強重點摘要
- •VeriTrace 採用了分層式代理架構，將任務拆解為規劃、執行與驗證三個階段，顯著降低了複雜 RTL 設計中的幻覺率。
- •該系統整合了形式化驗證（Formal Verification）的邏輯檢查機制，使其在處理邊界條件（Corner Cases）時優於傳統純 LLM 生成方法。
- •VeriTrace 的 Agentic Temporal Exploration 模組能夠自動生成測試平台（Testbench）並解析模擬波形檔案（VCD），實現了閉環反饋除錯。
- •研究顯示 VeriTrace 在處理超過 500 行代碼的複雜模組時，其除錯效率比傳統人工除錯流程提升了約 3 倍。
- •該系統支援多種主流硬體描述語言（HDL）的擴展，不僅限於 Verilog，還包括 SystemVerilog 的部分子集。
📊 競品分析▸ Show
| 特性 | VeriTrace | VeriGen | Chip-GPT |
|---|---|---|---|
| 核心架構 | 多代理時序探索 | 單一生成模型 | 檢索增強生成 (RAG) |
| VerilogEval-V2 準確率 | 100% Pass@1 | 82% Pass@1 | 78% Pass@1 |
| 波形除錯能力 | 原生支援 (VCD 解析) | 無 | 有限 |
| 價格模式 | 研究預覽/開源 | 開源 | 商業授權 |
🛠️ 技術深入
- 採用基於 Claude Sonnet 4.0 的規劃器（Planner），負責將 RTL 需求拆解為子模組任務。
- 實作了動態上下文視窗管理，僅將與當前除錯時間片（Time Slice）相關的訊號狀態載入模型，以優化 Token 使用效率。
- 引入了基於假設的波形回溯演算法，當模擬失敗時，代理會自動回溯至訊號異常的前一個時鐘週期進行狀態分析。
- 整合了開源模擬器（如 Icarus Verilog 或 Verilator）作為底層執行引擎，實現自動化編譯與模擬。
🔮 前景展望AI analysis grounded in cited sources
VeriTrace 將推動 RTL 設計自動化從『生成』轉向『自主驗證』。
該系統展示了代理模型在處理複雜邏輯驗證時的自主性，預計將大幅縮短晶片設計週期的驗證階段。
基於代理的除錯工具將成為 2027 年前 EDA 軟體的主流配置。
隨著 VeriTrace 等系統證明了在基準測試中的高準確率，傳統 EDA 廠商將加速整合此類 AI 代理技術。
⏳ 時間線
2026-02
VeriTrace 專案啟動，確立多代理時序探索架構。
2026-05
完成 VerilogEval-V2 基準測試環境建置與初步模型訓練。
2026-07
VeriTrace 在 Claude Sonnet 4.0 基礎上達成 100% Pass@1 效能指標。
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