🔧Tom's Hardware•最新收集於 44m
Samsung 預告 HBM5：單堆疊頻寬達 4 TB/s
#ai-accelerators#memory-interface#chip-architecturesamsung-hbm5samsunghbm5hbm4e
💡Samsung 的 HBM5 路線圖預示 AI 加速器記憶體頻寬將大幅躍升。
⚡ 30-Second TL;DR
有什麼變化
Samsung 預估 HBM5 將在 2020 年代末達到每堆疊 4 TB/s 頻寬。
為什麼重要
HBM5 可能降低大型 AI 訓練與推論系統的記憶體頻寬瓶頸。這也可能促使加速器設計商採用更寬的介面，並更積極地提升模型處理吞吐量。
下一步行動
以每個 HBM5 堆疊 4 TB/s 的頻寬，為下一代 AI 加速器的記憶體受限工作負載建模，並與 HBM4E 設計比較預期效益。
誰應關注：Researchers & Academics
關鍵要點
- •Samsung 預估 HBM5 將在 2020 年代末達到每堆疊 4 TB/s 頻寬。
- •HBM5 的效能預計約為 HBM4E 的兩倍。
- •AI 加速器的總記憶體頻寬可能達到約 100 TB/s。
🧠 深度解析
背景與延伸：來自公開資料，非原文內容。引用 7 個來源。
🔑 增強重點摘要
- •Samsung 計劃在 HBM5 中導入「Heat Path Block (HPB)」技術，旨在將熱阻降低 20%，以解決高密度堆疊帶來的散熱挑戰。
- •為了達成 4 TB/s 的頻寬目標，業界預測 Samsung 可能將介面引腳數提升至 4,096 位元，而非單純依賴數據傳輸速率的倍增。
- •HBM5 的基礎晶片（Base Die）將從 HBM4/4E 的 4nm 製程升級至 Samsung 自家的 2nm 製程，以提升整合度與能效。
- •Samsung 提出了「CUBE」策略（容量、利用率、頻寬、效率），作為其 3D 堆疊記憶體開發的核心指導方針。
- •除了 HBM5，Samsung 正在研發「zHBM」架構，將記憶體直接堆疊於處理器上方，目標是達到 HBM4E 八倍的效能並大幅降低熱阻。
📊 競品分析▸ Show
| 特性 | Samsung HBM5 | 競爭對手 (SK Hynix/Micron) |
|---|---|---|
| 預計頻寬 | 4 TB/s/stack | 尚未公開具體 HBM5 規格 |
| 基礎製程 | 2nm | 尚未公開 |
| 關鍵技術 | HPB (Heat Path Block) | 尚未公開 |
🛠️ 技術深入
- 支援 12、16 及 20 層堆疊架構，以在相同封裝面積下極大化記憶體容量。
- 預計提升 20% 的每瓦效能（Performance-per-watt）。
- 採用垂直擴展策略以繞過 PCB 面積限制。
- zHBM 架構目標實現 75% 至 90% 的熱阻降低。
🔮 前景展望AI analysis grounded in cited sources
HBM5 將成為 2028 年後 AI 加速器的標準配置
隨著 AI 模型參數規模持續擴大，對記憶體頻寬的需求已超越現有 HBM4E 的極限。
單一 AI 加速器封裝將支援超過 80 TB/s 的總頻寬
基於單堆疊 4 TB/s 的效能與未來單封裝內 20-24 個堆疊的配置預測。
⏳ 時間線
2026-09
Samsung 於台北 Memory Executive Summit 公布 HBM5 發展路線圖
📎 來源 (7)
Factual claims are grounded in the sources below. Forward-looking analysis is AI-generated interpretation.
📰
AI 週報
閱讀本週精選 AI 大事摘要 →
👉相關動態
AI 策展新聞聚合。所有內容版權歸原始發布者所有。
原始來源： Tom's Hardware ↗
每週 AI 簡報
每週一封，可隨時退訂。