Researchers achieve 3D vertical silicon chip stacking

⚡ 30-Second TL;DR

有什麼變化

成功在單一晶片上垂直堆疊三層有源矽電路

為什麼重要

這項研究透過在更小的空間內容納更多晶體管，可能顯著加速高密度 AI 加速器的開發。

下一步行動

追蹤 UIUC 的研究進展，以預判未來大規模模型訓練的硬體限制。

誰應關注：Researchers & Academics

整合類型：單片三維整合（Monolithic 3D Integration），意指在製造過程中直接將每一層電路依序建構在前一層之上，而非堆疊預先製造好的獨立晶片。
核心技術：利用超薄、獨立的單晶矽奈米薄膜，透過滾筒層壓機將其轉移到已完成第一層電路的接收晶圓上，實現均勻的晶圓級堆疊。
熱預算控制：製程溫度嚴格控制在攝氏400度以下，解決了傳統矽晶圓製造所需的高溫（約攝氏1000度）會損壞已存在金屬互連的難題。
堆疊層數與電晶體數量：成功堆疊了三層電路，每層包含625個電晶體，展現出良好的良率和均勻性。
互連方式：各層之間透過垂直金屬線連接，實現了比傳統封裝技術高10至100倍的層間垂直連接密度，並達到奈米級的精確對準。
材料使用：採用業界標準的單晶矽材料，確保了堆疊器件的性能與傳統矽電晶體相當。
器件性能：電晶體的輸出電流密度與在更高溫度下製造的標準塊狀矽電晶體相當，且比使用替代材料製造的單片器件高出至少三到四倍。
製造良率：即使在學術實驗室的無塵室環境中，也達到了98%至100%的電晶體良率，顯示其強大的工業應用潛力。
功能展示：成功實現了三維整合邏輯電路和靜態隨機存取記憶體（SRAM）單元。