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記憶體巨頭啟動 DDR6 研發，速度達 DDR5 兩倍
💡DDR6 頻寬加倍，滿足 AI 基礎設施擴展需求。
⚡ 30-Second TL;DR
有什麼變化
三星、SK 海力士、美光與基板供應商聯合開發 DDR6
為什麼重要
DDR6 將提升記憶體頻寬，對 AI 訓練與推論至關重要，有助更大模型與資料中心效率提升。
下一步行動
訂閱 JEDEC 更新，將 AI 硬體路線圖與 DDR6 時程對齊。
誰應關注：Enterprise & Security Teams
關鍵要點
- •三星、SK 海力士、美光與基板供應商聯合開發 DDR6
- •JEDEC 路線圖目標 17.6 Gbps 峰值，約 DDR5 兩倍
- •測試樣品於大規模生產前兩年以上準備
- •LPDDR6 標準已發布，具 x6 模式支援 512GB 容量
🧠 深度解析
AI-generated analysis for this event.
🔑 增強重點摘要
- •DDR6 預計將採用全新的通道架構，將每個 DIMM 的通道數從 DDR5 的兩個 32 位元子通道增加至四個 16 位元子通道，以提升記憶體存取效率。
- •為了應對更高頻率帶來的訊號完整性挑戰，DDR6 預計將導入更先進的訊號調變技術（如 PAM4），以在維持功耗的同時實現更高的資料傳輸速率。
- •DDR6 標準將特別強化對人工智慧（AI）運算負載的支援，透過增加預取（Prefetch）深度與頻寬，以滿足大型語言模型（LLM）對記憶體頻寬的極致需求。
📊 競品分析▸ Show
| 特性 | DDR5 (現行主流) | DDR6 (預期目標) | LPDDR6 (行動裝置) |
|---|---|---|---|
| 傳輸速率 | 4.8 - 8.4 Gbps | 17.6 - 21 Gbps+ | 10.6 Gbps+ |
| 通道架構 | 2 x 32-bit | 4 x 16-bit | 雙通道 16-bit |
| 應用場景 | PC/伺服器 | 高效能運算/AI | 智慧型手機/輕薄筆電 |
🛠️ 技術深入
- 通道架構升級：從 DDR5 的雙 32 位元架構演進為四個 16 位元子通道，旨在降低延遲並提高並行處理能力。
- 傳輸速率演進：初期目標為 17.6 Gbps，後續標準有望推升至 21 Gbps 甚至更高。
- 訊號技術：考慮採用 PAM4 調變技術以突破傳統 NRZ 在高頻下的訊號衰減限制。
- 容量擴展：透過更先進的製程節點（如 10nm 以下級別）與堆疊技術，單顆 DRAM 晶片容量預計將顯著提升。
🔮 前景展望AI analysis grounded in cited sources
DDR6 將成為 AI 伺服器基礎設施的關鍵瓶頸突破點。
AI 模型參數量的指數級增長對記憶體頻寬的需求已超越 DDR5 的物理極限，DDR6 的高頻寬特性將直接決定未來 AI 推論與訓練的效率。
記憶體介面將面臨嚴重的訊號完整性設計挑戰。
隨著傳輸速率翻倍，PCB 基板材料與連接器設計需進行重大升級，以抑制高頻訊號的串擾與損耗。
⏳ 時間線
2021-07
JEDEC 正式發布 DDR5 SDRAM 標準規範。
2023-02
JEDEC 開始針對 DDR6 標準進行初步定義與路線圖規劃。
2024-09
JEDEC 正式發布 LPDDR6 標準，確立行動裝置記憶體新規格。
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