🔧Tom's Hardware•最新收集於 50m
Synopsys 展示 3D 堆疊中的 PCIe 6.0
💡經驗證的 64 GT/s 3D PHY，可能影響未來 AI 加速器系統的頻寬規劃。
⚡ 30-Second TL;DR
有什麼變化
Synopsys 報告完成 3D PCIe 6.0 測試晶片的矽驗證。
為什麼重要
更高頻寬且更緊湊的互連技術，未來可能有助於 AI 加速器、記憶體與先進封裝系統。不過，這項成果目前屬於技術驗證，並非可立即部署的 AI 產品。
下一步行動
規劃下一代加速器或高頻寬推論系統時，請要求硬體團隊評估 PCIe 6.0 與 3D 封裝的技術路線圖。
誰應關注：Researchers & Academics
關鍵要點
- •Synopsys 報告完成 3D PCIe 6.0 測試晶片的矽驗證。
- •該設計將 5nm PHY 整合至面對面 3D 堆疊封裝中。
- •此互連技術可達到 64 GT/s 的傳輸速率。
🧠 深度解析
背景與延伸：來自公開資料，非原文內容。引用 14 個來源。
🔑 增強重點摘要
- •Synopsys 的 3D PCIe 6.0 測試晶片透過將現有的 2D 測試晶片拆開並將訊號透過矽穿孔 (TSV) 路由到封裝中來實現 3D 堆疊，每個 TSV 都需要一個緩衝器。
- •PCIe 6.0 標準於 2022 年 1 月由 PCI-SIG 正式發布，其每通道資料傳輸速率翻倍至 64 GT/s，並採用 PAM4 訊號、輕量級前向錯誤校正 (FEC) 和 FLIT 協定單元。
- •Synopsys 的 DesignWare PHY IP for PCIe 6.0 採用獨特的自適應 DSP 演算法來優化類比和數位等化，以最大限度地提高功率效率，並具有位置感知架構以最大限度地減少封裝串擾。
- •PCIe 6.0 旨在支援新興的運算密集型應用，例如人工智慧/機器學習 (AI/ML)、高效能運算 (HPC)、雲端運算和 800G 乙太網路。
- •PCIe 6.0 引入了新的 L0p 低功耗狀態，允許功耗與頻寬成比例地調整而不會中斷流量，這對於需要積極電源管理而又不犧牲回應能力的應用至關重要。
📊 競品分析▸ Show
| 公司 | 產品/解決方案 | 製程節點 | 主要功能 | 支援的標準 | 發布日期 |
|---|---|---|---|---|---|
| Synopsys | 3D PCIe 6.0 測試晶片 (PHY) | 5nm | 3D 堆疊、面對面封裝、自適應 DSP 演算法、位置感知架構、ADC 架構實現超低延遲 | PCIe 6.0 (64 GT/s) | 2026 年 8 月 (矽驗證) |
| Cadence | PCIe 6.0 IP (PHY 和控制器) | TSMC N5 | DSP 型 PHY、PAM4/NRZ 雙模發射器、強固的資料恢復、支援 PAM4、FEC、FLIT 編碼、L0p 功耗狀態 | PCIe 6.0 (64 GT/s) | 2021 年 10 月 (IP 可用性/測試晶片) |
| Rambus | PCIe 6.0 介面子系統 (PHY 和控制器) | 未指定 (針對 ASIC 實作) | 針對延遲、功耗和面積進行優化、PHY 支援 CXL 3.0、控制器包含完整性與資料加密 (IDE) 引擎 | PCIe 6.0 (64 GT/s)、CXL 3.0 | 2022 年 10 月 (IP 可用性) |
🛠️ 技術深入
- PCIe 6.0 採用四級脈衝幅度調變 (PAM4) 訊號，每個單位間隔 (UI) 傳輸 2 位元，而之前的 NRZ 訊號每個 UI 僅傳輸 1 位元，從而實現了頻寬翻倍。
- 為了在高傳輸速率下保持資料完整性，PCIe 6.0 引入了輕量級前向錯誤校正 (FEC) 機制，以降低位元錯誤率。
- 該標準還引入了流量控制單元 (FLIT) 編碼，以與 PAM4 和 FEC 協同工作，從而在最常用的配置中為常見的有效負載大小提供更低的延遲。
- 儘管資料傳輸速率翻倍，PCIe 6.0 仍保持與 PCIe 5.0 相同的 16GHz 頻率，透過 PAM4 訊號實現了速度提升。
- 新的 L0p 低功耗狀態允許連結根據頻寬需求動態調整功耗，而無需中斷流量，從而提高了能源效率。
- Synopsys 的 3D 堆疊實作涉及將訊號透過矽穿孔 (TSV) 路由，這些 TSV 穿過活動矽並需要緩衝器以確保訊號完整性。
🔮 前景展望AI analysis grounded in cited sources
3D 堆疊將成為未來超越 PCIe 6.0 的高頻寬互連的關鍵推動因素。
所展示的 PCIe 6.0 PHY 3D 整合為克服傳統 2D 擴展限制提供了一條可行的途徑，以實現更高資料傳輸速率和更低延遲的先進封裝。
PCIe 6.0 在企業和資料中心市場的採用將加速，特別是對於 AI/ML 和 HPC 應用。
PCIe 6.0 增加的頻寬和效率，加上 IP 供應商對 CXL 的支援，直接滿足了這些運算密集型工作負載不斷增長的資料需求。
消費級 PCIe 6.0 SSD 和 GPU 的採用將顯著落後於企業部署。
歷史趨勢和行業聲明表明，消費級 PCIe 6.0 SSD 預計要到 2030 年左右才會推出，而 GPU 可能在 2026 年之前不會廣泛採用，這主要是由於成本、功耗和散熱挑戰。
⏳ 時間線
2020-11
PCI-SIG 發布 PCIe 6.0 規範 0.7 版。
2021-03
Synopsys 宣布推出業界首個完整的 PCIe 6.0 IP 解決方案 (控制器、PHY 和驗證 IP)。
2021-10
Cadence 宣布立即推出基於 TSMC N5 製程的 PCIe 6.0 IP 並展示測試晶片。
2022-01
PCI-SIG 正式發布 PCIe 6.0 規範。
2022-10
Rambus 宣布推出其 PCIe 6.0 介面子系統 (PHY 和控制器 IP)。
2026-08
Synopsys 報告其 3D PCIe 6.0 測試晶片完成矽驗證。
📎 來源 (14)
Factual claims are grounded in the sources below. Forward-looking analysis is AI-generated interpretation.
📰
AI 週報
閱讀本週精選 AI 大事摘要 →
👉相關動態
AI 策展新聞聚合。所有內容版權歸原始發布者所有。
原始來源： Tom's Hardware ↗
每週 AI 簡報
每週一封，可隨時退訂。