業界擬進一步放寬 HBM 高度限制

🔑 增強重點摘要

• •產業正討論將 HBM 厚度標準放寬至 825–900 μm，以因應 HBM4E 和 HBM5 的 20 層堆疊需求。[1]
• •NVIDIA 和 AWS 等公司計劃採用台積電 SoIC 技術，導致系統半導體厚度增加數十微米，進而推動 HBM 厚度放寬。[1]
• •SK Hynix 在 CES 2026 展示 16 層 HBM4，使用 MR-MUF 技術將 DRAM 晶圓減薄至 30 μm，以符合 775 μm 高度限制，並計劃 2026 年第三季量產。[4]
• •HBM4 將記憶體介面寬度從 1024-bit 擴增至 2048-bit，每堆疊頻寬超過 2 TB/s，並支援 48-64 GB 容量。[5]

🛠️ 技術深入

• •SK Hynix 的 MR-MUF 技術透過加熱垂直堆疊晶片進行互連，提高效率，並將 DRAM 晶圓減薄至 30 μm 以符合 775 μm 限制。[4]
• •HBM4 介面寬度達 2048-bit，允許較低時脈下實現超過 2 TB/s 頻寬，降低 AI 資料中心功率密度與熱產生。[5]
• •HBM4 與 HBM3 控制器向後相容，Rambus HBM4 記憶體控制器支援 10.0 Gbps 訊號速度，提供每裝置最高 2.56 TB/s 吞吐量。[10]
• •SK Hynix 與台積電合作，將 12-nm 邏輯作為 HBM4 堆疊基底晶片，提供控制邏輯。[7]

🔮 前景展望AI analysis grounded in cited sources

⏳ 時間線